Design and Application of sTGC Front-end Electronics Batch Test System

ATLAS^[1](A Toroidal LHC ApparatuS)是位于欧洲核子研究中心(CERN)强子对撞机LHC(Large Hardon Collider)上的大型粒子探测器。为了进一步寻找新物理结构，ATLAS于2013年进行PHASE I升级，其任务之一是在谱仪端盖部分建造NSW(New Small Wheel)探测器^[2]，以提高Muon轨迹测量精度，进一步提高在线触发效率，从而降低伪事例率。NSW由sTGC(small-strip Thin Gap Chamber)和Micromegas两种探测器构成。单层sTGC探测器含有pad、wire、strip三种读出电极，wire与strip方向相互垂直，并夹在pad和strip中间。高能Muon穿过sTGC探测器中的气隙发生原初电离，在高压电场作用下发生雪崩电离，正负电荷分别向阴极板和阳极丝移动时，pad和strip上产生感应电荷。当Muon穿过NSW上的多层sTGC探测器时，strip可测量Muon在磁场中的偏转方向，wire可测量Muon径迹所在平面的方位角，pad则用于快速触发，迅速选中被Muon击中的strip。

sTGC前端电子学用于读出NSW的全部探测器通道。由于NSW需要加入ATLAS Muon谱仪的触发链路进行协同触发，同时对sTGC的被击中通道进行精密电荷测量，sTGC前端电子学需要同时具备触发功能和读出功能。sTGC前端电子学的实现为sTGC前端读出板FEB(Front End Board) ^[3]。对于触发功能，需要FEB快速获取pad的击中信息，对多层pad的读出进行符合后选择击中范围内的strip，将strip对于电荷量的测量结果通过高速低延迟的触发链路发送给后续触发逻辑进行径迹重建。对于读出功能，FEB需要对strip、wire、pad三种电极读出的微量电荷进行放大、成型、甄别、数字化、事例重建。

sTGC探测器的所有strip电极都从一侧引出，pad从另一侧引出，故FEB分为处理strip信号的sFEB(strip Front End Board)和处理pad信号的pFEB(pad Front End Board)。因pad数量少，故将wire信号经过转接也由pFEB处理。

为了实现FEB的读出与触发功能，FEB上采用了4款专用ASIC(Application-Specific integrated circuit)芯片，这4款芯片分别为：VMM3a^[4]、ROC(Read-Out Controller) ^[5] 、SCA(Slow Control Adapter) ^[6]和TDS(Trigger-Data-Serializer) ^[7]。FEB使用VMM3a芯片对电荷信号读出，一片VMM3a有64个通道。pFEB有3片VMM3a，2片用于读取128通道的pad信号，1片用于读取64通道的wire信号；1片ROC用于读取VMM3a的事例数据，并将事例重建后打包发送给后端；1片SCA用于配置所有ASIC并监视FEB的状态；1片TDS读取VMM3a的触发信号，对于pFEB，TDS在Pad模式下工作，pad-TDS能够读出VMM3a每个通道的触发情况。sFEB有8片VMM3a，用于读取512通道的strip信号；1片ROC、1片SCA和3片TDS。ROC和SCA的工作方式与pFEB相同，但TDS在strip模式下工作，strip-TDS接收来自VMM3a的6-bit电荷触发数据。

FEB通过GFZ插件与探测器电极连接，GFZ-30系列插件共有300根(10×30)引脚，每个GFZ插件连接256个模拟通道。电荷信号经过GFZ插件，ESD(Electrostatic Discharge)保护电路，VMM3a前端网络后注入VMM3a中。

FEB实物图如图1所示。sTGC探测器共需要近千套FEB对约33万通道进行读出，其复杂程度十分罕见。ATLAS NSW项目组最终确定生产850套FEB，生产完成的FEB需要在本地进行性能测试，验证其达到设计要求后再运往CERN安装。性能测试需要对FEB进行配置与控制，这一过程需要与sTGC后端电子学系统协同完成。考虑到后端电子学系统的庞大性与复杂性，将其直接用于批量测试不具备可行性，因此开发一套在功能上替代后端电子学与FEB通信的批量测试系统具有其必要性。

sTGC读出系统如图2所示，sTGC探测器的输出信号传输到pFEB和sFEB上，FEB将电荷、位置、时间信息发送给触发系统(Trigger System)与数据采集系统^[8](Data Acquisition System)。整个读出系统中包括触发链路、读出链路和监控链路三条数据链。在触发链路中，pad-TDS接收来自VMM3a的ToT(Time-over Threshold)脉冲，以此作为触发信息。pad-TDS将触发信息与对应的时间信息捆绑，对汇总结果串行化后以4.8 Gbps的速率发送给Pad Trigger板。Pad Trigger对来自pad-TDS的pad触发数据通过四选三的符合算法进行计算，初步筛选事例，将事例对应的位置与时间信息以640 Mbps的速率发送给sFEB的strip-TDS。strip-TDS将电荷测量值与对应的时间信息进行捆绑，接收到来自Pad Trigger的pad位置与时间信息后，按照查找表LUT(Look-Up Table)中预定义的pad-strip映射，找到pad位置信息对应的strip位置信息，最后将电荷数据，strip位置信息、strip时间信息打包串行化。Router板将来自strip-TDS的4.8 Gbps电荷触发数据经过光纤收发链路向后传输到触发处理器，触发系统为一级触发快速构筑Muon轨迹。在读出链路中，ROC从VMM3a中读出原始事例数据并进行重建，L1DDC(Level-1 Data Driver Card)以320 Mbps的速率从ROC读取重建后的事例数据发送给后端。在监控链路中，L1DDC将配置信息分发给SCA与ROC并监测。

sTGC FEB的测试项目与性能指标如表1所列。

VMM3a基线扫描测试：模拟信号的峰值幅度与输入电荷成正比，故输入电荷量可以通过从峰值中减去基线进行计算。而VMM3a并非商用芯片，生产工艺导致不同芯片间及同一片芯片的不同通道间，基线均存在差异，因此需要对所有通道进行基线扫描。ATLAS NSW项目组规定，不同通道之间基线差异应小于40 mV。

死道扫描测试：FEB包含多个读出通道，每一个通道都对应一个sTGC探测器读出的事例信息，因此需要确认是否每个通道都能正常读出数据。在设置合理的配置后，若通道没有任何事例数据，则认为该通道为死道。因sTGC上pad电极面积大，每层pad电极都覆盖几十条strip电极，故pFEB若是存在死道，会导致被此pad覆盖的strip均读出异常，极大降低探测效率。因而在FEB测试中，项目组规定，pFEB不能存在死道。而sFEB至多存在一个死道，此时探测效率仍然高于98%。

TDS数据解码测试与通道扫描测试：在pFEB中，pad-TDS接收来自VMM3a的触发信号，生成串行化后的pad触发数据传输给Pad Trigger。Pad Trigger接收到pad触发数据后生成相应的位置与时间信息发送给strip-TDS。strip-TDS接收并缓冲VMM3a的6 bit电荷信息，根据接收到的位置时间信息，将相应的strip信息读出，串行化后传输给Router。因此需要验证，TDS向后端传输的触发数据是否能够正确解码。同时TDS不能存在死道与误触发通道，否则无法生成正确的触发信息。

除此之外，还需要对VMM3a的阈值DAC(Digital-to-Analog Converter)与测试脉冲(test pulse) DAC进行校验测试。通道阈值通过VMM3a的全局阈值10-bit DAC进行调节。为了保证设置正确的阈值，读出探测器的有效信号，需要对阈值DAC数字输入与模拟输出之间的线性关系进行测试。VMM3a中集成了10-bit的测试脉冲DAC，每个通道前端集成一个300 fF的测试脉冲电容。测试脉冲为方波，测试脉冲电容将方波信号转换为电荷脉冲信号后被读出。测试脉冲的幅度通过测试脉冲DAC设置，因此需要对测试脉冲DAC的数字输入与模拟输出之间的线性关系进行测试。

为了对FEB进行测试，需要为FEB提供测试脉冲，同时模拟Pad Trigger板、Router板、L1DDC板与FEB进行通信。

VMM3a中集成了10-bit测试脉冲DAC，每个通道前端集成一个测试脉冲电容，DAC输出的测试脉冲经过电容产生电荷信号输出给电荷灵敏放大器，模拟电荷信号输入。VMM3a由美国布鲁克海温国家实验室设计，该测试脉冲在模拟信号线性、噪声特性等方面均达到FEB对注入信号的要求，可以用于批量测试。但仅使用VMM3a的内部测试脉冲无法判断GFZ接插件与VMM3a前端网络是否存在异常，故使用外部信号源再次进行死道扫描。

测试系统需要替代Pad Trigger板、Router板、L1DDC板与FEB进行通信，故开发FEB测试板(FEB Test Board, FTB)。

根据上述分析，设计如图3所示sTGC FEB批量测试系统。sTGC FEB批量测试系统由FTB、信号源板(Test Pulse Board, TPB)和上位机软件三部分构成。上位机软件能够设置配置参数并下发，同时显示测试结果。FTB在功能上替代Pad Trigger板、Router板、L1DDC板，对FEB进行配置、读出，同时将测试结果发送到上位机并接收上位机的配置命令。TPB为FEB测试提供外部模拟信号输入。

由FEB测试项目分析可知，测试系统的功能指标为：能够对FEB上的所有VMM3a通道进行基线扫描；能够对FEB上的所有VMM3a通道进行死道扫描；能够对FEB上每片TDS传输的触发数据进行解码校验测试；能够对FEB上每片TDS的通道触发情况进行扫描测试。sTGC批量测试系统的具体设计指标如表2所列。

如图4所示为FTB实物图，其主要包括1块K-7系列FPGA，1块STM32芯片，1个千兆以太网收发模块，1个时钟发生器和8个mini-SAS接口。8个mini-SAS接口中，3个L1DDC接口用于接收来自ROC的320 Mbps一级事例数据并发送配置信息，配置信息包括320 Mbps的ROC TTC(Trigger, Time and Control)数据流和80 Mbps的SCA E-link数据；1个pFEB Pad Trigger接口用于接收来自pad-TDS的4.8 Gbps触发数据；1个sFEB Pad Trigger接口用于发送640 Mbps的pad触发信号给strip-TDS；1个Router接口接收来自strip-TDS的4.8 Gbps触发数据；2个Exten接口用于调试。K-7系列FPGA的GTX收发模块负责接收来自TDS的4.8 Gbps串行数据。时钟发生器生成四路时钟，一路200 MHz提供给FPGA系统，三路160 MHz提供给GTX。FPGA用于实现快速简单的接口数据交换，与SCA的顶层通信任务由STM32辅助完成，以此达到提高通信效率并节省FPGA资源的目的。千兆以太网收发模块用于与上位机进行通信。

图5所示为FTB功能结构设计框图。上位机将设置完毕的配置数据由千兆以太网收发模块发送给FTB的FPGA，FPGA的指令译码器对配置数据进行解码重构，再由TTC生成模块和SCA Elink模块将配置信息发送给FEB。VMM3a接收到配置信息后将原始事例数据发送给ROC，将触发数据发送给TDS。ROC重构原始事例数据并将关键一级数据发送给FPGA的数据捕捉模块，数据捕捉模块对ROC生成的一级数据进行检测解码，并将解码后的事例数据打包，由千兆网收发模块发送给上位机。来自pad-TDS的触发数据由FPGA的GTX模块接收，对TDS每个通道的触发状态进行解码校验。FPGA根据pad触发协议生成pad触发信号发送给sFEB，以验证strip-TDS是否工作正常。GTX接收模块接收来自strip-TDS的电荷触发数据后进行解码校验。FPGA通过千兆网收发模块将TDS测试结果发送给上位机。

由此设计出的FTB能够严格按照sTGC读出系统的读出方式与FEB进行通信，因而FTB可以替代sTGC后端电子学对FEB进行测试。

当高能Muon穿过sTGC探测器时会产生原初电离，在wire电极与两侧阻性层之前的高压作用下导致雪崩放大，这一物理过程可以等效为wire电极与两侧阻性层之间存在等效脉冲电流源。strip与pad电极分别位于两侧阻性层外，其与阻性层间距极小，构成一个等效平行板电容器。当等效脉冲电流源驱动电荷在wire电极与阻性层之间移动时，strip与pad电极上会产生感应电荷，产生的感应电荷进入VMM3a的电荷灵敏放大器中进行测量。因此sTGC探测器可等效视为因存储电荷而产生的电动势与输出电容串联。

根据上述分析，测试系统的信号源仿真采用的方案为，使用FPGA输出电压信号后串联一个阻容耦合电路，通过在耦合电路上积累电荷模拟sTGC信号。该方案的实现即为TPB。在批量测试中，使用TPB产生256路测试脉冲信号，通过GFZ插件输入FEB。TPB能够以固定的时钟间隔生成测试脉冲输入VMM3a的所有通道。测试脉冲在VMM3a中经过放大、成型、甄别、数字化后，由VMM3a的data0与data1引脚输出。TPB输出信号单通道的电荷量为1.2 pC，满足FEB对输入电荷量的需求。图6所示为TPB实物图。

测试用上位机使用Qt编写，通过千兆网MAC层进行数据传输。能够做到实时接收FEB上传的读出数据并进行统计。上位机软件主要包括自动测试主界面、ASIC配置界面和测试数据显示界面。自动测试主界面提供FEB一键测试，点击测试开始后，测试系统会按照设定的流程对FEB进行测试，测试完成后将结果存入数据库。ASIC配置界面主要用来配置VMM3a，可设置VMM3a的极性、增益、成型时间等参数。

图7为测试系统自动测试界面。左上角可以选择需要进行的测试项目。测试流程执行界面可以显示目前正在进行的测试步骤以及测试是否正常进行。右侧为一个简略的测试报告生成界面。

使用测试系统测试时，上位机向FEB发送配置命令，检查FEB的应答信息无误后完成对FEB的配置。完成配置后，进行阈值DAC与测试脉冲DAC测试，通过控制DAC不断改变数字输入，读出VMM3a PDO管脚输出的模拟值，判断输入输出的线性关系。阈值DAC与测试脉冲DAC测试结束后，上位机控制SCA ADC，扫描VMM3a的通道基线并读出每个通道的基线值。基线扫描结束后进行死道扫描，死道扫描分为两部分，首先控制VMM3a的测试脉冲DAC生成测试脉冲对其所有通道进行数据采集测试，初步判断是否存在死道。但这种测试方法无法排查因VMM3a前端网络存在问题导致的读出异常，故接着控制TPB向FEB输入模拟信号再次进行数据采集测试，判断是否存在死道。读出链路测试完成后对触发链路进行测试，上位机发送命令将TDS初始化，FTB读出FEB上TDS的触发数据并在FPGA中解码分析，将触发测试结果发送到上位机。上位机软件综合进行数据分析，给出测试报告。图8为FEB批量测试流程图。图9为测试系统实物图。

将测试系统按图9所示搭建后验证其性能指标。

使用上位机控制FTB对VMM3a进行基线扫描，同时用示波器连接VMM3a的模拟输出管脚，将测试系统扫描的基线值与示波器测量的基线值进行对比，所有704个通道的测量误差均小于0.5%，满足设计指标。

使用上位机控制VMM3a的测试脉冲DAC向所有通道输出相同数量的电荷信号，被测试的704个FEB通道均出现对应数量的事例计数。接着换成由TPB通过GFZ从外部输入信号，重复上述测试，704个通道的计数均与输入信号数量相同。故测试系统达到同时对704通道进行死道测试的指标。

对触发链路进行数据稳定性测试，pad-TDS作为数据发送端，FTB的Pad Trigger模块作为数据接收端，数据率为4.8 Gbps，总数据传输量1.205×10¹³ Bits，误码数据量为0，误码率低于8.296×10⁻¹⁴，满足设计指标。strip-TDS作为数据发送端，FTB的Router模块作为数据接收端，数据率为4.8 Gbps，总数据传输量1.273×10¹³ Bits，误码数据量为0，误码率低于7.854×10⁻¹⁴，满足设计指标。故触发链路在4.8 Gbps的数据率下通信稳定。

将VMM3a的PDO管脚配置为阈值DAC模拟输出，输入的数字值从0逐步增加到1 023，并通过PDO管脚每隔100 LSB读出一次输出的模拟值，即可测试出阈值DAC的输入输出线性关系，如图10所示。对DAC值100到1 000的数据进行拟合，相关系数R²为0.999 4，超过FEB性能要求的0.98，线性度合格。拟合直线斜率为0.799 2。曲线对应的模拟输出范围为111.52~830.80 mV，通道基线一般为160~180 mV，阈值设置高于基线，因此阈值DAC工作在线性范围内。850套FEB的阈值DAC输入输出关系拟合斜率均在0.75到0.81之间。

阈值DAC测试中，PDO管脚输出阈值的是一个固定的电压值，但在测试脉冲DAC测试中，PDO管脚输出的测试脉冲是方波，故需要将测试脉冲的高低电平相减得到DAC输出的模拟值。测试脉冲DAC的测试结果如图11所示，对DAC值100到1 000的数据进行拟合，相关系数R²为0.999 3，超过FEB性能要求的0.98，线性度合格。拟合直线斜率为0.791 2。对应模拟输出范围为60.62~772.7 mV。850套FEB的测试脉冲DAC输入输出关系拟合斜率均在0.7~0.8之间。

图12显示了VMM3a基线扫描结果。在增益为3 mV/fC，成型时间为50 ns时，64个通道的基线在162.50~172.50 mV之间，基线平均值为167.97 mV，均方根值为1.87 mV，同一片VMM3a通道间的基线值差距不超过测试指标40 mV，因此通过基线扫描测试。

通过内部测试脉冲能够对VMM3a所有通道进行死道扫描测试，控制测试脉冲DAC为所有通道提供测试脉冲，对VMM3a所有通道输出的信号数量统计，所有通道计数与发送脉冲数量相同则没有故障通道，若存在计数为0的通道则认定其为死道。使用内部测试脉冲进行死道测试无法确定前端连接器与前端网络是否存在异常，故采用TPB为所有通道提供测试脉冲再次进行死道扫描测试。

对于pad TDS，首先由FTB对其输出的4.8 Gbps触发数据进行解码校验，解码后检查每一帧的时间信息是否异常。关闭所有VMM3a通道，这时pad TDS没有触发输入，对TDS所有通道进行扫描，若所有通道均没有被触发，则无误触发通道。打开所有VMM3a通道并发送测试脉冲，这时pad TDS接收来自VMM3a的触发输入，若所有通道都被触发，则TDS无死道。

对于strip TDS，首先FTB不发送pad触发信号给sFEB，此时strip TDS以4.8 Gbps的速率发送空包，FTB对这些空包进行解码。接着FTB发送带有固定时间与位置信息的pad触发信号给sFEB，strip TDS从中解码出时间与位置信息后送回给FTB，FTB将送回的信息与发送的时间位置信息进行对比，若一致，则strip TDS将根据位置信息选择14个通道以4.8 Gbps的速率输出它们的电荷信息。FTB不断调整发送的pad触发信息，直到将所有strip TDS通道的电荷信息读出，由此判断TDS是否存在死道。

表3为850套FEB测试结果汇总。通过全部测试的pFEB共828块，通过全部测试的sFEB共787块。未通过的22块pFEB与63块sFEB经测试系统测试确认了问题所在，返修后全部通过测试。

针对ATLAS PHASE-I升级项目中批产的850套sTGC前端电子学板FEB，设计了替代sTGC后端读出系统与FEB进行通信的批量测试系统，制定了测试项目与测试流程。利用测试系统对批产的850套FEB进行测试，结果表明，测试系统可以对FEB进行系统且可靠的批量测试。测试完成的850套FEB已运往CERN，安装在NSW探测器上。

致谢 感谢山东大学对测试环境提供的帮助。感谢ATLAS NSW项目组在FEB开发与测试过程中提供的建议与技术支持。