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暗物质探测是当前国际上粒子物理和天体物理领域重大的前沿研究问题之一，我国于2015年成功发射了首颗天文科学卫星暗物质粒子探测卫星“悟空”，并且得到了目前国际上精度最高的电子宇宙射线能谱探测结果。在成功研发并运行“悟空”号的基础上，科学家们提出要发展下一代暗物质探测卫星，国内多家单位联合提出要研制甚大面积伽马空间望远镜VLAST(Very Large Area gamma-ray Space Telescope) [1]，实现空间高能伽马射线探测。VLAST探测器从顶部到底部包括：反符合探测器、径迹及低能伽马探测器和高能成像量能器。其中反符合探测器采用塑料闪烁体阵列探测器PSD(Plastic Scintillation Detector)[2]来实现。为应对实际测量的需要，反符合探测器的面积越来越大，而且还受卫星功耗资源及体积要求的限制，所以对PSD的前端读出电子学提出了多通道、高密度、低功耗、高计数率等需求[3]。随着半导体探测技术的日益成熟，高集成度的专用集成电路ASIC(Application Specific Integrated Circuit) 芯片技术已经被广泛应用于空间探测领域中[4]。前端读出ASIC芯片的国产化已经成为趋势[5]，为了提高密度以及减少电路体积和功耗，中国科学院近代物理研究所(以下简称近物所)核电子学课题组开展了PSD数字化前端读出芯片研制，该芯片包括前放、主放和ADC等电路；多通道ADC芯片是其中的关键模块。为了评估该芯片的性能指标参数，需要对其进行系统化的测试。因此，本文拟研制一套测试系统，并将依据IEEE标准对该芯片进行详细的测试与分析。
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PSD探测器输出信号的动态范围是100:1，且考虑到ADC的容错余量，ADC需要10位；探测器的输出信号经前放和主放处理后得到上升沿为1 μs的准高斯信号，该信号被ADC模块采样，综合考虑奈奎斯特(Nyquist)采样定律及后期的应用，ADC采样率的指标确定为20 MSPS。近物所核电子学课题组研制了一款八通道、10 bit、20 MSPS、基于CMOS工艺设计的ADC芯片，芯片每个通道都采用相同流水线型结构，如图1所示。输入的模拟信号首先进入子ADC(Sub ADCi)进行粗量化，之后粗量化的信号进入一个余量放大电路(MDAC)，该电路包含了一个数模转换器(DACi)、放大线路(A)、减法电路和采样保持电路(S/H)[6]。由DACi还原出的模拟信号和原始信号Vin在减法电路中实现差值计算，该差值在本级放大后再经过S/H电路后进入下一级[7]。
图 1 ADC芯片架构
图2是ADC芯片的时序工作图，ADC芯片的工作时钟由外部时钟经过一个1.8 V供电的时钟缓冲器(Clock buffer)得到。总工作时钟在芯片内部进行8倍分频，得到采样时钟(Sampling Clock)。数据时钟(Data Clock)是经过总工作时钟缓冲得到，是ADC输出的读出时钟，它也可以将输出数字数据的并行信号转换为串行信号。采样时钟和数据时钟为同源时钟, 经过同一个时钟缓冲器得到。ADC芯片输出一个和数据时钟同相位的同步信号(SYNC)去定位第一个通道的数据，具体工作原理为：作为第一个通道数据输出的标志，当SYNC = 1时，10 bit的数据管脚输出第一个通道的数据，当SYNC = 0时，10 bit的数据管脚输出第二个通道的数据，之后在数据时钟控制下依次输出各通道数据，直到数据输出管脚输出第八个通道的数据，当同步信号再次变为1时，再一次发送第一个通道的数据。
图 2 ADC芯片时序图
ADC芯片具有良好的动态性能和低功耗特性。其典型参数设计指标如下：在输入信号频率为1.05 MHz时，有效位数 (Effective Number Of Bit, ENOB) 接近8.2 bit，无杂散动态范围 (Spurious Free Dynamic Range, SFDR)为67.1 dB；微分非线性(Differential Nonlinearity, DNL)为1.10 LSB，积分非线性(Integral Nonlinearity, INL)为1.21 LSB。
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图3虚线框内为ADC芯片测试系统的构成框图，该系统由ADC芯片测试模块和数据处理与传输模块组成。信号发生器产生待测ADC芯片所需的模拟信号，该信号进入ADC芯片测试模块。ADC芯片测试模块可提供待测芯片所需的输入模块、160 MHz工作时钟信号、参考电压和供电电源。模拟信号经过单端转差分电路和滤波电路处理之后，进入待测ADC芯片。ADC芯片测试模块输出的数据信号通过高速连接器进入数据处理与传输模块，该模块完成对数据的缓存处理和传输。输出的数据最终通过光纤传输到PCIe数据汇总卡和上位机通信。上位机软件将采集到的数据存储，最后在MATLAB中计算得出ADC的静态指标和动态指标。ADC芯片测试系统是由一块硬件子母板组成的，实物图如图4所示。
图 3 ADC芯片测试系统框图(在线彩图)
图 4 ADC测试系统实物图(在线彩图)
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ADC芯片测试模块需要为待测芯片提供必需的电源模块，输入模块以及时钟模块。
1) 电源模块
为了保证ADC芯片测试性能，需要给测试系统提供一个干净的电源。待测ADC需要两种类型电源供电，选取型号为ADP223的线性稳压芯片(Low Dropout Regulator) [8]，电路设计如图5所示。ADP223稳压芯片最大可提供300 mA的电流，其互相隔离的双端输出为ADC模拟端和数字端提供+1.8 和+3.3 V电源。基准电压对于ADC也必不可少，该方案使用了具有低温度漂移、高精度的LDO器件LT1764AEQ[9]来实现。
图 5 ADC供电电源电路
2) 输入模块
在高精度ADC测试中，输入信号的噪声对测试结果的影响比较大，因此选用一款型号为KEYSIGHT33500B的高精度信号发生器，其产生的正弦信号具有很低的谐波失真。信号发生器输出的正弦波需要转化为ADC所需的差分信号，所以输入模块电路需要进行单端到差分的转换。因为ADC芯片对输入信号的性能有一定的要求，包括输入信号带宽大于50 MHz， 信噪比(Signal-to-Noise Ratio, SNR)大于60 dB，总谐波失真( Total Harmonic Distortion, THD)小于−65 dB。所以这里选择一款型号为ADA4930的单端转差分芯片，其外围电路如图6所示，其带宽为0.01~70.00 MHz，内部共模反馈回路提供了出色的输出平衡[10]，通过测试在0.01~100.00 MHz带宽内该芯片输出信号的信号噪声比为64.1 dB，总谐波失真为−67.7 dB，满足ADC芯片测试需求。信号发生器输入的正弦信号进入差分放大器的正相输入端，为了匹配传输线特征阻抗，在正相输入端增加了一个匹配电阻。输出的差分信号再经过滤波电路进入待测ADC。
图 6 ADC前端输入电路
3) 时钟模块
时钟模块为ADC运行提供工作时钟，是关系到ADC准确稳定运行的重要部分。因此为减小时钟抖动(jitter)对ADC工作及性能测试的影响，时钟抖动应该尽可能低。芯片测试期望时钟抖动在ADC基带范围内小于2 ps。为此选择一款石英振荡器当作时钟源，其频率稳定性低至 ± 10−5，并且相位抖动为0.5 ps (12 kHz至20 MHz)，时钟频率为ADC所需的160 MHz。为减小电路其他模块对此的影响，PCB布局时尽可能减短布线距离，做好信号屏蔽。图7为时钟模块框图，为了便于后期对ADC数据的实时监测，从FPGA时钟管脚引出专用时钟网络，通过时钟缓冲接入ADC时钟输入管脚，即可以在电路中灵活选择ADC总工作时钟的来源。
图 7 时钟模块结构
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进行数据处理与传输的FPGA型号为XILINX的KINTEX-7 芯片 XC7K325T-2FFG900I [11]。固件代码所实现的功能是将八通道的ADC数据进行拆分和打包，如图8所示，八通道的数据是在数据读出时钟的控制下依次串行读出，通过一个八进制计数器将八个通道数据进行拆分，将拆分后的八通道数据分别发送至八个先入先出存储器FIFO(First Input First Output Memory)中，FIFO存储器对八通道数据进行缓冲和暂存，FIFO输出的数据再经过一个打包模块，打包模块将每个通道的通道信息和数据按照特定的格式进行打包，之后通过光纤接口将数据发往PCIe数据汇总板。
图 8 固件代码功能图(在线彩图)
PCIe数据汇总板可接收多路光纤数据，单路带宽可达10 Gbps，汇总后通过PCIe3.0接口将数据传输至服务器并完成存储[12]，汇总板及服务器软件基于近物所核电子学课题组内已有的技术实现。
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首先基于研制成功的ADC芯片测试系统，结合高精度信号发生器建立了测试平台如图9所示；然后针对ADC典型测试参数，并根据 IEEE Std 1241-2010标准设计了测试方法和数据处理程序；最终分析获得了ADC芯片的性能参数结果。
图 9 ADC芯片测试平台(在线彩图)
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动、静态指标是描述ADC性能的两种基本参数。动态指标表示对时序变化信号的重现能力，测试过程中需要重视的参数包括无杂散动态范围(SFDR)、总谐波失真(THD)、有效位数(effective number of bit, ENOB)、信噪失真比(SINAD)等；表示ADC内部特征的静态指标，尤为重要的是微分非线性(DNL)和积分非线性(INL)。微分非线性本质上属于各道对应于理想电压范围与实际模拟电压范围的差异度，积分非线性是理想转换曲线与实际转换曲线偏离的最大距离[13]。
1) ADC动态参数
高速的ADC动态参数测试方法有拍频测试法、正弦激励法、FFT测试法等。FFT测试法是在频域内计算ADC的动态参数，该方法可以实现时间域到频率域的快速转换，还可以显著节省计算量，所以FFT法是目前常用的方法。FFT法分为相干FFT测试法和非相干FFT测试法。FFT测试方法是根据频谱寻找信号的主峰以及谐波，分类计算能量并且能在最终得到需要的参数，基于以下关系即可求出ADC动态参数：信号能量与总噪声能量二者的比值即所谓信噪比(SNR)；信号能量与谐波能量和噪声能量的比值即所谓SINAD；以ADC的SINAD值为依据，即可求解获得ENOB(单位：比特数)，下式即求解方程：ENOB = (SINAD−1.76)/6.02[13]。
2) ADC静态参数
基于步进测量法和直方图统计法可展开静态性能测试。直方图统计法可以复用动态性能测试时的输入模块，测试系统会因此而变得更加简单。测试中ADC输入参考噪声会在高速ADC中变大，而直方图统计法可以忽略噪声对测试的影响。综合考虑选用直方图统计法，从该方法测试步骤来看，ADC输入信号幅度应比满量程的正弦波信号略高[14]，来保证所有的输出码值都被采到。在上位机存储数据后，数据处理程序统计文件中各个码值出现的频数，然后通过下面的公式计算出转换曲线：
$$ T\left[K\right] = C-A\mathrm{cos}\left(\frac{{\pi }\times H[K-1]}{S}\right),\; K=\mathrm{1,2},3,\cdots ,({2}^{N}-1) $$ (1) 其中：T[K] 为 ADC 输出码值 K 的转换电压；C 为失调误差；A 为输入正弦信号幅度；H[K−1]是统计得到的累积分布；S 是总采样点数[14]。将理想概率和统计的实测概率作对比，就可以得到静态性能参数。
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1) 动态参数测试结果
ADC输入一个信号幅度为满量程−0.5 dB的正弦波。选择非相干采样并选择特定频率的输入信号，从而使得采集到的采样数据能在记录长度内转换的代码尽可能多，这是通过输入信号频率与采样频率之间的一种基本关系实现的，其数学关系如下所示：
$ {f}_{i} = \left(J/M\right){f}_{\mathrm{s}} $ ，式内：FFT变换点数(采样点数)为M；输入信号周期数为J；$ {f}_{\mathrm{s}} $ 为采样率。M与J互为质数，在此基础上进行微调，选择合适的输入信号频率。同时，为了抑制非相干采样下FFT分析时带来的频谱泄露，所以再加窗函数来补偿频谱泄露[14]。搭建测试平台，以输入频率为 Fin =1.05 MHz的正弦波为例，给各模块准确供电，等测试系统运行稳定后采集数据，将采集到的数据离线解包并导入MATLAB进行数据分析。以下为数据处理步骤：首先根据ADC采样数据计算信号功率，然后对ADC采样得到的数据加窗并进行FFT变换[15]。根据功率谱密度图查找信号位置、谐波位置，计算信号功率、噪声功率和谐波功率，最后利用3.1节各物理量关系计算SNR、SINAD、SFDR和ENOB。如图10~17所示，展示几个典型通道的动态功率谱密度图。
图 10 通道一功率谱密度频谱
图 11 通道二功率谱密度频谱
图 12 通道三功率谱密度频谱
图 13 通道四功率谱密度频谱
图 14 通道五功率谱密度频谱
图 15 通道六功率谱密度频谱
图 16 通道七功率谱密度频谱
图 17 通道八功率谱密度频谱
同时测量了在1/2采样率内多个频点下的性能，如图18所示。
图 18 ENOB随输入信号频率变化曲线(在线彩图)
测试结果显示，输入信号频率低于5 MHz 时，除去通道二、三外其余六个通道有效位大于8.2位；输入信号频率在5~10 MHz时，有效位接近于8位，达到了设计指标，但同时也发现通道二、三的信号频谱出现异常，有效位数明显低于8 bit。为排除测试板电路设计以及测试板个体差异和芯片个体差异可能带来的影响，检查电路板设计无误，并且对多个芯片和多个测试板进行测试，发现多个芯片的通道二、三都存在相同的问题。排除以上因素的影响，可能是版图设计出现问题。
2) 静态参数测试结果
将上位机采集的数据导入到MATLAB程序进行静态参数测试分析，计算微分非线性 (DNL)与积分非线性 (INL)，如图19~20所示是八个通道最大的偏差数值。微分非线性DNL的分布范围位于−0.58~1.09 LSB之间，积分非线性INL在−0.51~0.75 LSB 之间，非线性误差同样达到了ADC初版设计指标。
图 19 ADC微分非线性
图 20 ADC积分非线性
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本文针对一款自主研制的多通道、10 bit、20 MSPS的 ADC芯片，成功研制了一套测试系统，包括硬件电路设计、固件代码和分析测试程序的设计。然后基于该系统搭建了测试平台，并且根据 IEEE Std 1241-2010进行了系统化测试和数据分析与处理。最终测试结果表明，对大部分通道输入信号频率低于5 MHz 时，ADC有效位大于8.2位；输入信号频率在5~10 MHz时，有效位接近于8位，满足第一版本设计要求。同时，为PSD数字化前端读出芯片中关键ADC模块的优化设计和参数提升提供了重要的支持。
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摘要: 针对塑料闪烁体阵列探测器(Plastic Scintillation Detector, PSD)低功耗、数字化的读出需求，研制了一款多通道10 bit 20 MSPS流水线型模数变换器(Analog-to-Digital Converter, ADC) 芯片。为了评估该ADC芯片的性能参数，需要对其进行系统化的测试。首先研制了一套测试系统，包括电路的硬件设计、FPGA固件和分析程序的设计，然后依据IEEE 标准对ADC芯片进行了系统化的测试与分析。测试结果表明，输入信号在基带范围内，ADC芯片测试参数达到了预期指标，有效位数 (Effective Number of Bit, ENOB)接近于8.0 bit，积分非线性
$({\rm{INL}}) = 0.75 $ LSB，微分非线性$({\rm{DNL}}) = 1.09 $ LSB，为后续ADC芯片的优化设计和参数提升提供了有力的支持。Abstract: For the low power and digital readout requirements of plastic scintillation detector(PSD), a multi-channel 10 bit 20 MSPS Pipeline Analog-to-Digital Converter(ADC) chip is developed. In order to evaluate the performance of the ADC chip, a systematic test is needed. In the work of this paper, a test system is developed, which included the hardware design of the circuits, the design of the FPGA firmware and the analysis programme. The ADC chip was systematically tested and analysed according to IEEE standards.The test results indicate that, when the input signal frequency is in baseband range, the performance of the ADC chip meets the design requirements, and the Effective Number of Bit(ENOB) is close to 8.0 bit. The Integral nonlinearity(INL) is 0.75 LSB, and the differential nonlinearity(DNL) is 1.09 LSB, which provides strong support for future optimization design and parameter improvement of the ADC chips. -
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图(20)
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